本文介绍信号完整性问题的起因和解决办法。
作者：Josh Moore
信号完整性(SI)已成为工程师和布局设计工程师需要经常关心的问题。对于布局设计师来说，SI需要提供不影响信号时序或电压的电路板布局，而对电路工程师来说，SI则要求向布局设计师提供端接元件、布局策略和布线信息。
信号完整性定义为信号在电路中能以正确时序和电压作出响应的能力。IC开关速度高、端接元件的布局不正确或高速信号的错误布线都会引起SI问题，从而可能使系统输出不正确的数据、电路工作不正常甚至完全不工作。
SI问题的常见起因
当电路中信号能以要求的时序、持续时间和电压幅度到达IC时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。象误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。为了正确识别和处理数据，IC要求数据在时钟边沿前后处于稳定状态，这个稳定状态的持续时间称为建立时间和保持时间。如果信号转变为不稳定状态或后来改变了状态，IC就可能误判或丢失部分数据。
信号的变化表现为IC管脚处的电压变化，这个电压的变化使IC的引脚发生状态变化。IC将数据或时钟作为信号送到电路板上的导体或导线上，这些数据或时钟信号必须在要求的时间内以一定的持续时间和电压到达导体或导线。当信号不满足上述条件时，SI问题就会出现，例如，由于导线的传播时延，信号到达导体或导线的过程产生了延时。当信号没有达到规定的电压时，IC状态不会改变。
由于信号欠冲，IC引脚的状态可能不确定。一般不希望信号达到规定电压后出现欠冲现象，它是由IC开关速度以及信号在导线上传输引起的。
电路板上的导线具有电阻、电容和电感等电气特性。在高频电路设计中，电路板线路上的电容和电感会使导线等效于一条传输线。传输线是所有导体及其接地回路的总和。传输线上的线路阻抗与外接负载不匹配会导致信号反射现象，从而引起信号完整性问题。电路的阻抗会使信号达不到规定的电压幅度从而影响信号完整性。
当信号压降太大时，信号电压可能不足以达到IC的开关门限，这时IC的状态就不会变化。此外，IC可能无法以恰当的时序识别输入数据或时钟。每个IC都有一个电压门限，超过这个电压门限就可判断IC管脚是高或低。对于IC的输入时钟来说，该状态可决定IC的输入管脚是否已做好接收数据的准备。如果IC无法处理时钟数据，则IC输入管脚在某一状态可能为“不确定”状态。
电子系统要求IC须按规定时序并在规定时间内接收数据，但传输线上的电容和电感会在驱动器高低切换和接收器高低切换之间产生时延，这种时延会影响IC的建立时间和保持时间，从而无法正确判断数据。对于依赖时序激活IC输入和输出的电路，延时问题会导致IC在错误的时钟周期内接收数据，这时就会引起间歇故障或错误的数据输出。
对于优良的SI设计来说，传输线路阻抗需要匹配它的外接负载。如果传输线阻抗和负载不匹配，信号的一部分能量就会反射回来，这种反射会导致信号过冲或欠冲，能量在驱动器与接收器之间不断重复反射时就会造成阻尼振荡。IC中的内部元件可以防止IC出现过压，因此过冲会对这些内部元件造成过压，如果电压太大并且重复作用的话，这些元件就可能损坏，从而造成整个IC失效。
IC的高低电平切换门限指的是信号从一个状态向另一个状态转换所需的电压值。当发生阻尼现象时，信号电平可能会超过IC输入脚的切换门限，从而将IC输入信号变为不确定状态，这会导致时钟出错或数据的错误接收。
上述SI问题还会影响那些本身没有SI问题的信号线。例如耦合可将串扰信号传导到邻近线路上，当耦合或串扰信号足够大时，接收串扰信号的线路就会出现信号完整性问题。串扰影响的不止是一条邻近线路，有时甚至会进而影响到其它相邻线路上的信号。
SI问题的解决办法
布局设计师必须与电气工程师展开紧密合作以解决SI问题。对于工程师来说，关键在于如何知道每种情况下应采用何种SI问题解决方法。在某些情况下IC的选择能决定SI问题的数量和严重性。开关时间或边沿速率指的是IC状态转换的速率。IC边沿速率越快，出现SI问题的可能性越高，正确地端接器件就很重要。
工程师减少SI问题的常用方法是在传输线上增加端接元件。端接元件是一些无源元件，如电阻和电容。这些元件可以用来在传输线和负载间实现阻抗匹配从而防止SI问题。电阻可以用来匹配传输线阻抗与接收器的阻抗，而电容则可以用来限制电压的变化从而削弱阻尼信号的能量。
端接器件的过程中，要权衡器件数量、信号开关速度和电路功耗三个方面的要求。例如，增加器件意味着布局人员可用的布线空间更少，而且在布局处理的后期增加端接元件很困难，因为设计工程师必须为新的元件和布线留出相应的空间。同时布局设计工程师必须清楚是否在布局初期放置端接元件。
为了改进SI设计，工程师可以利用仿真工具来选择端接元件、端接元件的数值及元件布局。级联的端接电阻需要靠近驱动器引脚摆放，而接收器端接元件需要放置在靠近接收器的传输线末端。在布局初期正确地放置端接元件有助于节省时间，防止设计反复。
电路中SI设计的质量与电路板其它部分的设计同等重要。利用仿真工具可以更容易地识别SI问题，找到SI问题之后，就可以采用正确的端接策略和布局约束机制解决这些SI问题。如果SI问题在设计的初期得到解决，就可以节省大量时间和并降低设计成本，设计反复的次数也会大大减少，进而降低产品成本，加快产品的上市步伐。切记SI问题会造成系统不稳定或发生故障，这些故障不仅可能发生在实验室，也可能发生在用户购买的产品中。
Josh Moore是PADS Software有限公司的技术市场工程师，负责为PowerPCB、PowerBGA和CAM350产品提供产品定义和技术服务。此前，他在PADS德州办事处担任现场应用工程师达三年。
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